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ASIC设计与合成：使用Verilog进行RTL设计
| 著者 | 瓦伊巴夫·塔拉特著 |
| ISBN | 9787030788283 |
| 中图分类 | TN402 电子技术、通信技术 |
| 学科分类 | 工学 |
| 版次 | 第1版 |
| 出版社 | 科学出版社 |
| 丛书名 | 数字IC设计工程师丛书 |
| 出版年 | 2024 |
| 页码 | 11270页 |
| 价格 | ¥78.00 |
| 可推荐册数 | 请登录后查看 |
| 核心评分 |
9.7/10
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📝 内容简介
本书全面介绍使用Verilog进行RTL设计的ASIC设计流程和综合方法。本书共20章，内容包括ASIC设计流程、时序设计、多时钟域设计、低功耗的设计考虑因素、架构和微架构设计、设计约束和SDC命令、综合和优化技巧、可测试性设计、时序分析、物理设计、典型案例等。本书提供了大量的练习题和案例分析，可以帮助读者更好地理解和掌握所学的知识。
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